Verilog的wait语句是阻塞语句。

遇到wait语句时，会判断wait语句条件是否成立

• 如果不成立，wait语句将会阻塞，并等待
• 直到wait语句条件满足，才会执行wait语句以及后面的语句

wait(条件);
// 或者
wait(条件) begin
    // 语句
end